Laporan Akhir 2

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Percobaan

6. Analisa

7. Link Download

1. Jurnal[kembali]

2. Alat dan Bahan [kembali] 

• IC 74LS112

 IC 74LS112 adalah IC yang berisi dua buah JK flip-flop dengan pemicu tepi negatif (falling edge). JK flip-flop lebih fleksibel dibanding D flip-flop karena dapat digunakan sebagai latch, toggle, ataupun pembagi frekuensi, dan juga dilengkapi dengan input preset serta clear.

• SW-SPDT

Komponen SW-SPDT (Single Pole Double Throw switch) berfungsi sebagai saklar yang memungkinkan satu input dihubungkan ke salah satu dari dua output, sehingga dapat digunakan untuk memilih jalur logika atau menentukan kondisi logika 0 dan 1 pada rangkaian digital.

• LOGIC PROBE

Logic probe digunakan sebagai alat penguji sederhana untuk mengetahui status logika pada titik tertentu dalam rangkaian, apakah bernilai logika rendah (LOW), logika tinggi (HIGH), atau dalam kondisi pulsa (berubah-ubah).

• POWER SUPPLY

power supply sebagai sumber tegangan, biasanya sebesar +5 V DC pada IC TTL seperti 7474 dan 74LS112. Selain itu

• GROUND

ground (GND) juga sangat penting sebagai titik referensi tegangan 0 V, yang menjadi jalur kembalinya arus dan penentu kondisi logika dalam rangkaian digital. Tanpa power supply dan ground, IC maupun komponen digital lainnya tidak akan dapat berfungsi dengan baik.

3. Rangkaian Simulasi [kembali]

Rangkaian Modul

Rangkaian Percobaan

4. Prinsip Kerja Rangkaian [kembali]

Prinsip kerja rangkaian T flip-flop ini adalah mengubah JK flip-flop menjadi T flip-flop dengan cara menyatukan input J dan K. Dalam konfigurasi ini, T flip-flop berfungsi sebagai sebuah latch dasar yang dapat menyimpan satu bit informasi.

Pada kondisi awal percobaan, karena input B0 = 0 dan B1 = 0, maka SET RESET aktif sehingga kedua output langsung dipaksa menjadi 1 tanpa menunggu clock (B2 tidak berpengaruh), karena kedua input set dan reset aktif secara bersamaan, ini menciptakan kondisi yang tidak valid dan tidak stabil, yang sering disebut sebagai kondisi terlarang.

Tetapi jika kondisi diubah, misalnya saat input set diaktifkan (misalnya, diberi logika tinggi), output utama Q akan secara paksa berubah menjadi '1', sementara output komplementernya, Q', akan menjadi '0'. Sebaliknya, jika input reset yang diaktifkan, output Q akan menjadi '0', dan Q' akan menjadi '1'. Dan jika set reset tidak aktif, maka T flip-flop akan bekerja normal, dimana output Q akan berubah (toggle) setiap kali terjadi falling edge sinyal clock (clock berubah dari 1 ke 0).

5. Video Percobaan [kembali] 

6. Analisa [kembali]

 7. Link Download [kembali]

Download File Rangkaian (klik disini)

Download Video 

Download Datasheet JK Flip Flop (klik disini)

Download Datasheet Logic Probe (klik disini)

Download Datasheet SW SPDT (klik disini)